2010-3-20 赢泽
于博士专栏
前面讲过，对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。而pcb上的走线对于高频信号而言相当于传输线，信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。
反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。
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2010-3-20 赢泽
于博士专栏
所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。
我们...
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2010-3-20 赢泽
于博士专栏
在高速pcb设计中，有很大一部分工作是进行噪声预算，规划系统各种噪声源产生噪声大小。这就涉及到一个非常基础但十分重要的概念：电压容限。
电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。很多器件都是输入电压敏感的。图中显示了驱动器输出与接受器输入电压之间的逻辑关系。
对于驱动器端输出高电平不低于VOH min，输出低电平不高于VOL max。而对于接收端输入来说，只要高于VIH min，就可以保证可靠接收到逻辑1，只要低于VIL max即可保证接受到逻辑0。而如果输入电压位于VIH min和VIL max之间的区域时，可能被接收电路判为1...
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2010-3-20 赢泽
于博士专栏
在前文中我提到过，要重视信号上升时间，很多信号完整性问题都是由信号上升时间短引起的。本文就谈谈一个基础概念：信号上升时间和信号带宽的关系。
对于数字电路，输出的通常是方波信号。方波的上升边沿非常陡峭，根据傅立叶分析，任何信号都可以分解成一系列不同频率的正弦信号，方波中包含了非常丰富的频谱成分。
抛开枯燥的理论分析，我们用实验来直观的分析方波中的频率成分，看看不同频率的正弦信号是如何叠加成为方波的。首先我们把一个1.65v的直流和一个100MHz的正弦波形叠加，得到一个直流偏置为1.65v的单频正弦波。我们给这一信号叠加整数倍频率的正弦信号，也就是通常所说的谐...
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2010-3-20 赢泽
于博士专栏
信号的上升时间，对于理解信号完整性问题至关重要，高速pcb设计中的绝大多数问题都和它有关，你必须对他足够重视。
信号上升时间并不是信号从低电平上升到高电平所经历的时间，而是其中的一部分。业界对它的定义尚未统一，最好的办法就是跟随上游的芯片厂商的定义，毕竟这些巨头有话语权。通常有两种：第一种定义为10-90上升时间，即信号从高电平的10%上升到90%所经历的时间。另一种是20-80上升时间，即信号从高电平的20%上升到80%所经历的时间。两种都被采用，从IBIS模型中可看到这点。对于同一种波形，自然20-80上升时...
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2010-3-20 赢泽
于博士专栏
多年前，在我开始研究信号完整性问题时也曾经有过这样的疑问，随着对信号完整性理解的深入，便没有再仔细考虑。后来在产品开发过程中，朋友、同事经常向我提出这一问题。有些公司制作复杂电路板时，硬件总也调不通，于是找到我，当我解决了问题，并告诉他们，原因就在于没有处理好信号完整性设计，负责开发的硬件工程师也会提出同样的问题。他们通常的说法是：高速电路中会有问题，可是什么情况下必须进行专门的信号完整性设计？
不断的有人问我，我不得不作更深入的思考。说实话，这个问题很难回答，或者说他们这种问法很难回答。他们的意思可以解释为，速...
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2010-3-20 赢泽
于博士专栏
如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。
在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内...
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2010-3-19 赢泽
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电容的去耦时间
在电源完整性设计一文中，推荐了一种基于目标阻抗（target impedance）的去耦电容设计方法。在这种方法中，从频域的角度说明了电容选择方法。把瞬态电流看成阶跃信号，因而有很宽的频谱，去耦电容必须在这个很宽的频谱内使电源系统阻抗低于目标阻抗（target impedance）。电容的选择是分频段设计的，每一种容值的电容负责一段频谱范围，超出这个范围的，由其他电容负责构成低阻抗路径。
有些人可能对这种频域方法有些困惑，本文从另外一个更直观的角度来说明去耦电容的这种特性，即电容的去耦时间。
构成电源系统的两个重要部分：稳压电源、去耦电容。首先说说稳压电源...
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2010-3-19 赢泽
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结束语
电源系统去耦设计要把引脚去耦和电源平面去耦结合使用已达到最优设计。时钟、PLL、DLL等去耦设计要使用引脚去耦，必要时还要加滤波网络，模拟电源部分还要使用磁珠等进行滤波。针对具体应用选择退耦电容的方法也很流行，如在电路板上发现某个频率的干扰较大，就要专门针对这一频率选择合适的电容，改进系统设计。总之，电源系统的设计和具体应用密切相关，不存在放之四海皆准的具体方案。关键是掌握基本的设计方法，具体情况具体分析，才能很好的解决电源去耦问题。
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2010-3-19 赢泽
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电容的安装方法
电容的摆放
对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。下面的图14就是一个摆放位置的例子。本例中的电容等级大致遵循10倍等级关系。
图14 电容摆放位置示例
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均...
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2010-3-19 赢泽
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电容的去耦半径
电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到...
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2010-3-19 赢泽
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怎样合理选择电容组合
前面我们提到过，瞬态电流的变化相当于阶跃信号，具有很宽的频谱。因而，要对这一电流需求补偿，就必须在很宽的频率范围内提供足够低的电源阻抗。但是，不同电容的有效频率范围不同，这和电容的谐振频率有关（严格来说应该是安装后的谐振频率），有效频率范围（电容能提供足够低阻抗的频率范围）是谐振点附近一小段频率。因此要在很宽的频率范围内提供足够低的电源阻抗，就需要很多不同电容的组合。
你可能会说，只用一个容值，只要并联电容数量足够多，也能达到同样低的阻抗。的确如此，但是在实际应用中你可以算一下，多数时候，所需要的电容数量很大。真要这样做的话，可能你的电路板上密密麻麻的全是电容。既...
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2010-3-19 赢泽
于博士专栏
SR对反谐振（Anti-Resonance）的影响
Anti-Resonance 给电源去耦带来麻烦，但幸运的是，实际情况不会像图12显示的那么糟糕。
实际电容除了LC之外，还存在等效串联电阻ESR。
因此，反谐振点处的阻抗也不会是无限大的。实际上，可以通过计算得到反谐振点处的阻抗为
现代工艺生产的贴片电容，等效串联阻抗很低，因此就有办法控制电容并联去耦时反谐振点处的阻抗。
等效串联电阻ESR使整个电源分配系统的阻抗特性趋于平坦。
其中，X为反谐振点处单个电容的阻抗虚部（均相等）。
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2010-3-19 赢泽
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不同容值电容的并联与反谐振（Anti-Resonance）
容值不同的电容具有不同的谐振点。图11画出了两个电容阻抗随频率变化的曲线。
图11 两个不同电容的阻抗曲线
左边谐振点之前，两个电容都呈容性，右边谐振点后，两个电容都呈感性。在两个谐振点之间，阻抗曲线交叉，在交叉点处，左边曲线代表的电容呈感性，而右边曲线代表的电容呈容性，此时相当于LC并联电路。对于LC并联电路来说，当L和C上的电抗相等时，发生并联谐振。因此，两条曲线的交叉点处会发生并联谐振，这就是反谐振效应，该频率点为反谐振点。
图12 不同容值电容并联后阻抗曲线
两个容值不同的电容并联...
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2010-3-19 赢泽
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相同容值电容的并联
使用很多电容并联能有效地减小阻抗。63个0.0316 uF的小电容（每个电容ESL为1 nH）并联的效果相当于一个具有0.159 nH ESL的1.9908 uF电容。
图10 多个等值电容并联
单个电容及并联电容的阻抗特性如图10所示。并联后仍有相同的谐振频率，但是并联电容在每一个频率点上的阻抗都小于单个电容。
但是，从图中我们看到，阻抗曲线呈V字型，随着频率偏离谐振点，其阻抗仍然上升的很快。要在很宽的频率范围内满足目标阻抗要求，需要并联大量的同值电容。这不是一种好的方法，造成极大地浪费。有些人喜欢在电路板上放置很多0.1uF电容，如果你设...
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